Do campo programável da lógica CI FPGA de A3P250-PQG208I disposição de porta programável sem chumbo

Descrição de produto

Do campo programável da lógica CI FPGA de A3P250-PQG208I disposição de porta programável A3P250-PQG208I SEM CHUMBO

Características e benefícios

De alta capacidade

• 15 K a 1 M System Gates

• Até 144 Kbits do Duplo-porto verdadeiro SRAM

• Até 300 tecnologia instantânea Reprogrammable do usuário I/Os

• 130 nanômetro, metal 7-Layer (cobre 6), Flash-basearam o processo do CMOS

• Instante no apoio do nível 0

• Solução da Único-microplaqueta

• Retém o projeto programado quando posto fora do elevado desempenho

• Um desempenho do sistema de 350 megahertz

• 3,3 Em-sistema 64-bit do † do PCI de V, de 66 megahertz que programam (ISP) e segurança

• O ISP que usa a Em-microplaqueta 128-Bit avançou a descriptografia do padrão da criptografia (AES) (exceto os dispositivos ProASIC®3 ARM®-permitidos) através de JTAG (o † complacente de IEEE 1532) • FlashLock® para fixar a baixa potência dos índices de FPGA

• Tensão do núcleo para a baixa potência

• Apoio para 1,5 sistemas de V-Only

• O flash da Baixo-impedância comuta a hierarquia de distribuição de capacidade elevada

• Segmentado, hierarchical routing e estrutura do pulso de disparo

I/O avançado

• 700 Mbps RDA, I/Os LVDS-capaz (A3P250 e acima)

• 1,5 operação de V, de Misturado-tensão de 1,8 V, de 2,5 V, e de 3,3 V

• Apoio da tensão de fonte de alimentação da vasta gama por JESD8-B, permitindo que I/Os opere-se de 2,7 V a 3,6 V

• Tensões-acima Banco-selecionáveis do I/O a 4 bancos pela microplaqueta

• Padrões Único-terminados do I/O: LVTTL, LVCMOS 3,3 V/2,5 V/1,8 V/1,5 V, 3,3 † de V PCI/3,3 V PCI-X e LVCMOS 2,5 entrada de V/5,0 V

• Padrões diferenciais do I/O: LVPECL, LVDS, B-LVDS, e M-LVDS (A3P250 e acima) • O I/O registra-se na entrada, saída, e permite-se trajetos • ‡ De poupança Quente-Swappable e frio de I/Os

• † Da taxa de pântano da saída e força programáveis da movimentação

• Fraco levante /-Down

• Teste da varredura do limite de IEEE 1149,1 (JTAG)

• Pacotes Pin-compatíveis através do circuito de acondicionamento do pulso de disparo da família ProASIC3 (CCC) e do † de PLL

• Seis blocos do CCC, um com um PLL integrado

• O Fase-deslocamento configurável, multiplica/partilha, capacidades do atraso e feedback externo

• † Encaixado entrado largo da memória da escala de frequência (1,5 megahertz a 350 megahertz)

• 1 Kbit da memória permanente do usuário de FlashROM

• SRAMs e FIFOs com Variável-Aspecto-relação 4,608-Bit † das organizações (×1, ×2, ×4, ×9, e ×18) de RAM Blocks

• Apoio verdadeiro do processador do BRAÇO de SRAM do Duplo-porto (exceto ×18) em ProASIC3 FPGAs

• O processador macio de M1 ProASIC3 Devices-ARM®Cortex®-M1 disponível com ou sem elimina erros