Chip de memória de SGRAM-GDDR5 EMMC 32 4G mordidos 128MX32 SMD SMT

Descrição de produto

Memória original da GOLE GDDR5 4G 128MX32 FBGA de EDW4032BABG-70-F-R

Características

• VDD = VDDQ = 1.6V/1.55V/1.5V ±3% e 1.35V ±3%

• Taxa de dados: 6,0 Gb/s, 7,0 Gb/s, 8,0 Gb/s

• 16 bancos internos • Quatro grupos do banco para o tCCDL = tCK 3

• arquitetura do prefetch 8n-bit: bocado 256 pela disposição lido ou para escrever o acesso para x32; bocado 128 para x16 • Comprimento da explosão (BL): 8 somente

• Latência programável de CAS: 7-25

• Programável ESCREVA a latência: 4-7

• O centro de detecção e de controlo programável LEU a latência: 2-3

• O centro de detecção e de controlo programável ESCREVE a latência: 8-14

• Teste padrão programável da posse do EDC para CDR

• Pré-carga: Auto opção para cada acesso estourado

• O automóvel refresca e o auto refresca modos

• Refresque ciclos: 16.384 cycles/32ms

• Relação: Saídas compatíveis abertas pseudo- do dreno (POD-15): 40Ω suspensos, 60Ω levantam

• terminação do Em-dado (ODT): 60Ω ou 120Ω (NOM)

• ODT e calibração da força do motorista da saída auto com o pino externo do resistor ZQ: 120Ω

• Offsets programáveis da força da terminação e do motorista

• VREF externo ou interno selecionável para entradas de dados; offsets programáveis para VREF interno

• VREF externo separado para entradas do endereço/comando

• TC = 0°C a +95°C

• configuração do modo x32/x16 ajustada na ligação inicial com pino do EDC

• relação Único-terminada para dados, endereço, e comando

• Os dados de um quarto avaliam entradas de pulso de disparo diferencial CK_t, CK_c para o endereço e os comandos

• Dois entradas de pulso de disparo diferencial da taxa dos dados da metade, WCK_t e WCK_c, cada um associada com os dois bytes de dados (DQ, DBI_n, EDC)

• Dados da RDA (WCK) e endereçamento (CK)

• Comando do SDR (CK)

• Escreva a função da máscara dos dados através do ônibus de endereço (a única máscara dobro do byte)

• Inversão do ônibus de dados (DBI) e inversão do ônibus de endereço (ABI)

• Modo de ligar/desligar do entrada/saída PLL

• Corretor do ciclo de dever (DCC) para o pulso de disparo dos dados (WCK)

• Fechamento de Digitas RAS