Detalhes do produto:
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Lugar de origem: | Original |
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Marca: | original |
Certificação: | ISO9001:2015standard |
Número do modelo: | MT61K256M32JE-14-A |
Condições de Pagamento e Envio:
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Quantidade de ordem mínima: | 10pcs |
Preço: | 12.74-14.28 USD/PCS |
Detalhes da embalagem: | Padrão |
Tempo de entrega: | 1-3 dias úteis |
Termos de pagamento: | T/T, Western Union, Paypal |
Habilidade da fonte: | 10000pcs/months |
Informação detalhada |
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Empacotamento: | bandeja | Montando o estilo: | SMD/SMT |
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Pacote/caso: | FBGA-180 | Tensão de fonte: | 1,3095 V-1.3905 V |
organização: | 256 M x 32 | FPQ: | 1260 |
Realçar: | Memória Flash do emmc de MT61K256M32JE-14-A 8gb,memória Flash 256MX32 do emmc 8gb,controlador IC GDDR6 8G da gole |
Descrição de produto
MT61K256M32JE-14: Um armazenamento de dados original da memória da GOLE GDDR6 8G 256MX32 FBGA
Características
• VDD = VDDQ = 1.35V ±3%, 1.25V ±3%, e 1.20V – 2%/+3%
• VPP = 1.8V – 3%/+6%
• Taxa de dados: 12 Gb/s, 14 Gb/s, 16 Gb/s
• 2 canais independentes separados (x16)
• x16/x8 e 2 canais/configurações pseudo- do modo do canal (PC) ajustadas na restauração
• Únicas relações terminadas pelo canal para o endereço de comando (CA) e os dados
• Entrada de pulso de disparo diferencial CK_t/CK_c para CA por 2 canais
• Um pulso de disparo diferencial entrou WCK_t/WCK_c pelo canal para os dados (DQ, DBI_n, o EDC)
• Comando da taxa de dados (RDA)/endereço dobro (CK)
• Taxa de dados do quadrilátero (QDR) e dados dobro da taxa de dados (RDA) (WCK), segundo a frequência de funcionamento
• arquitetura do prefetch 16n com os 256 bocados pela disposição lidos ou para escrever o acesso
• 16 bancos internos
• 4 grupos do banco para o tCCDL = o 3tCK e o 4tCK
• Latência LIDA programável
• Programável ESCREVA a latência
• Escreva a função da máscara dos dados através do ônibus de CA com única e granulosidade dobro da máscara do byte
• Inversão do ônibus de dados (DBI) e de ônibus de CA inversão (CABI)
• Entrada/saída PLL
• Treinamento do ônibus de CA: Monitoração da entrada de CA através dos sinais de DQ/DBI_n/EDC
• Treinamento do pulso de disparo de WCK2CK com informação da fase através dos sinais do EDC
• Os dados leem e escrevem o treinamento através de FIFO lido (profundidade = 6)
• Integridade de leitura/gravação da transmissão de dados fixada pela verificação de redundância cíclica
• O centro de detecção e de controlo programável LEU a latência
• O centro de detecção e de controlo programável ESCREVE a latência
• Teste padrão programável da posse do EDC para CDR
• Modo de RDQS nos pinos do EDC
GOLE | |
RoHS: | Detalhes |
SGRAM - GDDR6 | |
SMD/SMT | |
FBGA-180 | |
bocado 32 | |
256 M x 32 | |
8 Gbit | |
1,75 gigahertz | |
1,3905 V | |
1,3095 V | |
0 C | |
+ 95 C | |
MT61K | |
Bandeja | |
Tipo: | Original no estoque |
Umidade sensível: | Sim |
Tipo de produto: | GOLE |
Quantidade do bloco da fábrica: | 1260 |
Subcategoria: | Armazenamento de dados da memória & |
Peso de unidade: | 0,194430 onças |
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